ADS-B Empfänger, Decoder und KML-Server zur Visualisierung

Mikrocontroller-Lösung

Erste Versuche die empfangenen und digitalisierten Impulse auszuwerten habe ich mit einem Atmel ATtiny2313 Mikrocontroller unternommen, der mit 20 MHz getaktet wurde.
Damit konnte ich eine Abtastrate von 4 Msps erreichen, was gerade so ausreicht, um auf die 0.5 µs langen Impulse zu synchronisieren. Vermutlich wurde aber ein gewisser Anteil an Telegrammen, die eine ungünstige Phasenlage zum Abtasttakt haben, nicht fehlerfrei dekodiert.
Die Kommunikation zum Host-Rechner lief über RS232.
So lange die Daten zum Host-Rechner gesendet wurden, war der Controller "taub" für weitere Signale. Das ist keine unerhebliche Zeit, da das Senden zum Host-Rechner (mit 115200 Baud) ca. zehn mal länger dauert als das ursprüngliche Telegramm (1 Mbps).
Wie man sieht: Die Mikrocontroller-Lösung hat erhebliche Nachteile, war aber gut genug um herauszufinden, ob man mit den empfangenen Daten überhaupt etwas anfangen kann, und hat reale Daten geliefert, mit denen die zu entwickelnde Host-Software getestet werden konnte.

FPGA-Lösung

Später habe ich den Dekoder in einem FPGA realisiert. Dazu verwende ich das FPGA-Modul von elektor, das einen Xilinx FPGA X3S250 und einen Atmel USB-Mikrocontroller ATmega32U4 beinhaltet und die FPGA-Konfiguration auf einer micro-SD-Karte speichert.
Das FPGA wird für dieses Projekt mit nur 8 MHz getaktet. Das reicht vollkommen dafür aus um eine höhere Abtastrate als mit dem höher getakteten Mikrocontroller-basierten Prototyp zu realisieren. Außerdem wird zusätzlich die CRC-Prüfsumme im Decoder berechnet, nicht erst im Host-Rechner. Damit können die empfangenen Daten also schon im Dekoder auf Korrektheit überprüft werden, und müssen damit nur noch im Gutfall an den Host-Rechner übertragen werden.
Darüber hinaus bietet das Modul ein USB-Interface, das nicht nur zur Programmierung des FPGA genutz wird, sondern — nach entsprechender Anpassung der Firmware — auch zur schnellen Übertragung der Empfangsdaten zum Host-Rechner.